Розробка багатопросесорної СМПС із арифметичним сопроцесором

Реферат

     Курсовий  проект  містить:      сторінкок,   малюнків, 5 таблиць,  3 джерела літератури.

     У цій роботі були спроектовані друковані  плати блоку ЦП, модуль ПЗП СМПМ та модуль ОЗП динамічного типу та інтерфейс введення-виведення.

Курсовий проект включає:

• Титульний аркуш.
• Реферат. 
• Зміст.
• Постановка завдання, тобто умова вирішуваного завдання і    формулювання  мети її рішення, результати рішення. 
• Висновок.
• Література.

 

ЗМІСТ

1 проектування друкованої плати блоку центрального процесора……………………………………………………………………..

     1.1 Опис мікросхеми К1810ВМ86………………………………………..

      1.2 Призначення виводів мікропроцесора………………………………..

      1.3 Схема центрального процесора  ………………………………………

2. конструювання модуля постійного запам’ятовуючого пристрою СМПС та модуля оперативного запам’ятовую -чого пристрою динамічного типу………………………………….

     2.1 Вибір мікросхем……………………………………………………….

      2.1 Реалізація під модуля таблиць………………………………………...

2.2 Реалізація  модуля програм…………………………………………….

     2.3 Реалізація модуля ОЗП динамічного типу……………………………

3. проектування друкованої плати блоку інтерфейсу введення-виведення ……………………………………………………...

     3.1 Опис КР580ВВ55 та КР580ВВ79……………………………………...

     3.2 Підключена ППА до системних шин клавіатури та індикатора ……

ВИСНОВОК………………………………………………………………………

ЛІТЕРАТУРА…………………………………………………………………….. 
 
 
 

проектування  друкованої плати  блоку центрального процесора 

Таблиця 1 Дані для проектування процесорного блоку

 

1.1 Опис мікросхеми  К1810ВМ86

Мікросхема  К1810ВМ86  є однокристальним 16-бітовим МП, виконаний по високоякісній Л-МОП-технології. Кристал мікросхеми з геометричними розмірами 5,5X5,5 мм містить близько 29 000 транзисторів і споживає 1,7 Вт від джерела живлення +5 В. Схема випускається в 40-вивідному корпусі. Синхронізується однофазними импуль-сами з частотою повторення 25 Мгц від зовнішнього тактового генератора. Основ-ные операції обробки даних (складання, віднімання, логічні дії) типу регістр — регістр виконуються за три такти, що забезпечує быстро-действие 1,66-106 оп./с при періоді тактових імпульсів 200 не. З максималь-ной швидкістю (за два такти) виконуються регістрові пересилки, а також деякі однооперандные команди (наприклад, зрушення на один біт, інкремент, декремент, управління прапорами).

     Мікропроцесор К1810ВМ86 (далі позначений скорочено  ВМ86) со-держит 14 16-битовых внутрішніх регістрів і утворює 16-бітову шину даних для зв'язку із зовнішньою пам'яттю і портами введення-виводу. Шина адреси має 20 ліній, що дозволяє безпосередньо адресуватися до пам'яті ем-костью до 1 Мбайт =220 = 1 048 576 байт. Простір пам'яті разделяет-ся на сегменти по 64 Кбайт, причому у будь-який момент часу МП може обра-щаться до осередків чотирьох сегментів, які програмно вибрані в якості поточних. Сегментація пам'яті забезпечує зручний механізм обчислення фізичних адрес і сприяє модульному проектуванню програмного забезпечення, що спрощує програмування і відладку.

Для скорочення необхідного числа виводів ВІС  молодші 16 адресних ліній мультиплексированы в часі з лініями даних і  складають єдину шину адреси/даних (ШАД). Чотири старші адресні лінії  аналогічно мультиплексированы з лініями  стану. Щоб сигнали цих ліній можна було використати в системі, їх обов'язково розділяють за допомогою зовнішніх схем, т. е. здійснюють демультиплексування шин.

     При виконанні операцій введення — виводу використовуються 8 — або 16-бито-вые  адреси, так що окрім доступу до основної пам'яті МП може звертатися до портів (регістрам введення — виводу), сумарна місткість пам'яті яких складає 64 Кбайт. У ВІС ВМ86 реалізована багаторівнева система переривань по вектору з числом векторів до 256. Адреси підпрограм пре-рывания займають область місткістю 1 Кбайт, яка розташовується в памя-ти, починаючи з молодших адрес. Передбачена також організація прямого доступу до пам'яті, при якому МП припиняє роботу і переводить в третій стан шини адреси, даних і управління. 

1.2 Призначення виводів мікропроцесора

     AD15 — ADO — мультиплексна (поєднана) двонаправлена шина адреси/даних,  по якій з розділенням в  часі передаються адресна інформація  і дані. У першому такті циклу  шини — циклу звернення до  ЗУ або зовнішньому облаштуванню (ВУ) -МП видає на цю шину молодші 16 біт адреси пам'яті або повна адреса зовнішнього пристрою. Ця адреса обязатель-но має бути зафіксована і збережена впродовж усього циклу, для чого використовується зовнішній регістр-клямка, куди записується адресна инфор-мация за допомогою строба адреси ALE. Регістр-клямка повинен кметь три стабільні вихідні буфери і забезпечувати малий час переключе-ния при великій здатності навантаження. У другій половині циклу шини по лініях AD15 — AD0 передаються адреси даних або бай-ты команд, що супроводжуються стробом даних DEN.

     A19/S6 — A16/S3 — мультиплек-сные вихідні лінії адреси/полягаючи— ния. У першому такті на ці лінії вы-даются старші 4 біт адреси пам'яті, а при адресації ВУ — нулі. У ос-тальных тактах циклу шини МП вы-дает на ці лінії сигнали стану S6 — S3. Код на лініях S4, S3 опре-деляет сегментний регістр, участ-вующий у формуванні физическо-го адреси пам'яті, т. е. вказує сегмент пам'яті, до якого произво-дится звернення в поточному циклі (таблиця. 1.8). Слід зазначити, що при зверненні до ВУ, коли сегмент-ные регістри не беруть участь у форми-ровании адреси, встановлюється зна-чение S4= 1, S3 = 0.

     ЗОВНІ означає, що по старшій половині AD15 — AD8 шини адреси/даних передаються 8-бітові дані. Сигнал ЗОВНІ защипується  в зовнішнє регист-ре адреси і використовується як додатковий адресний вихід, що визначає доступ до старшого банку пам'яті або до ВУ з байтовою організацією, под-ключенному до старшої половини шини AD. Спільне використання ЗОВНІ і молодшій лінії адреси АТ для дешифрування адрес дозволяє здійснювати передачу слів або окремих байтів по шині AD (таблиця. 1.9). Відмітимо, що після закінчення сигналу ЗОВНІ на вихід подається резервний сигнал состоя-ния S7, що не має певного значення.

ALE — строб адреси (дозвіл замикання адреси), видається в на-чале кожного циклу шини і використовується для запису адреси в регистр-за— шпарку, т. е. для демультиплексування шини AD.

DEN (чи DE) -строб даних (дозвіл передачі даних). Выдает-ся в циклах читання, запису і дозволу виходу шинних формувачів.

RD — читання, ідентифікує виконання циклу читання із ЗУ або

ВУ (залежно  від значення сигналу М/Ю). Вказує цим пристроям на необхідність видачі даних на шину.

WR — запис, вказує на виконання циклу запису в ЗУ або ВУ і супроводжує дані, що видаються мікропроцесором на шину.

М/Ю — є ознакою звернення до ЗУ (М/Ю=1) або ВУ

(М/Ю  = 0) і використовується для розділення  адресного простору пам'яті

і введення/виводу. Значення М/Ю = 0 з'являється тільки при  виконанні команд введення (IN) і виводу (OUT).

NMI — немасковане переривання, розпізнається мікропроцесором після завершення поточної команди незалежно від стану прапора дозволу переривання IF. Цей вхід призначений для сигналізації про деякі крити-ческих ситуації, наприклад про аварійне відключення мережевого живлення.

INTR — запит переривання (маскований), опитується центральним процесором у кінці виконання кожної команди, якщо переривання разреше-ны (IF= 1) і фіксується у внутрішньому тригері. Зазвичай на вхід INTR пода-ется запит від програмованого контроллера переривань К1810ВН59А. Якщо IF = 0, то запит по входу INTR ігнорується.

INTA — підтвердження запиту переривання, формується у відповідь на

прийнятий запит переривання INTR, виконує функцію  сигналу RD в циклі підтвердження  переривання і стробує прочитування покажчика адреси (векто-ра) переривання. У кожному випадку підтвердження переривання виконуються два цикли INTA, з яких перший є попереднім і не сопро-вождается читанням інформації.

RDY — готовність, вказує на те, що пристрій, що адресується в цьому циклі, готовий до обміну даними. Якщо пристрій не готовий до взаимодейст-вию з МП, воно видає сигнал RDY = 0, і МП переходить в стан очікування. В цьому випадку між тактами ТЗ і Т4 циклу шини з'являється необхідне число тактів очікування TW. Після установки сигналу RDY= 1 МП виходить із стану очікування і поновлює роботу. 

1.3 Схема центрального  процессора

 

 

2. конструювання модуля постійного запам’ятовуючого пристрою СМПС та модуля оперативного запам’ятовуючого пристрою динамічного типу.

Таблица 2  Вимоги до модулю таблиць

 

Таблица 3 Вимоги до під модулю програм

 

Таблица 4 Вимоги до модулю ОЗП динамічного типу

 
 

   2.1 Вибір мікросхем

   Згідно  із завдання для реалізації були обрані такі мікросхеми:

   Мікросхема  КР568РЕ2. Модифікації мікросхеми КР568РЕ2 містять стандартні прошивки функції асемблера (0303-0306)     

Місткість мікросхеми – 8Кх8 біт; Напруга живлення  = – 5V, 12 V; сумісність з ТТЛ; час циклу – 0,6 нс 
 

   Мікросхема  КР573РФ5.РТ7 - репрограмована ПЗП з УФ стиранням.

   Місткість мікросхеми - 32До х 8; Напруга живлення =  + 5, − 5, + 12

             Умовне графічне позначення КР573РФ5 :