Программируемые логические интегральные схемы

Архитектура БИС ПМЛ, в англоязычной литературе получившая название Sum-of-Products, оказалась весьма эффективной. Поэтому она была положена в основу организации простейших функциональных преобразователей СБИС новых поколений - программируемых логических устройств (ПЛУ), англоязычное название - Programmable Logic Devices (PLD).

Рис.3. Структура ПМЛ

В настоящее время получили развитие и другие архитектуры простейших функциональных преобразователей.

Одна из них, табличная архитектура, основана на использовании для формирования логических функций таблиц перекодировок (Look-up-table). В общем случае таблица перекодировки выполняет те же функции, что и перепрограммируемые ПЗУ. Обобщённая структура простейшего функционального преобразователя, основанного на этой архитектуре, приведена на рис. 4.

Рис.4. Структура Look-Up-Table

В его состав входят: n-входовая таблица перекодировки (LUT); синхронный триггер с D входом и установками SET и RES; логическая схема управления асинхронными установкой/сбросом триггера (R_S); программируемый мультиплексор выбора источника выходного сигнала (MS). Таблица перекодировок с  n входами представляет собой одноразрядное запоминающее устройство объёмом 2n бит, позволяющее реализовать любую логическую функцию от n переменных.

Таким образом, в рамках простейшего функционального преобразователя, как и в исторически первых СБИС программируемой логики - ПЗУ, для формирования логической функции используется фиксированная матрица “И” и программируемая матрица “ИЛИ”. Однако, в отличие от ПЗУ, число входов n в таблице перекодировок невелико, а число простейших функциональных преобразователей, размещенных в СБИС, наоборот - весьма значительно и может достигать нескольких тысяч, что позволяет осуществлять иерархическую реализацию сложных логических функций, и, тем самым, устранить известный недостаток табличной реализации, связанный со степенной зависимостью объёма ЗУ от числа аргументов функции. Так, для реализации функции от 32 аргументов потребуется всего 11 четырёхвходовых таблиц перекодировок, а не ЗУ объёмом 4 Гбит.

Другой тип архитектуры (Simple Logic Cell) простейшего функционального преобразователя основан на использовании комбинационных схем, обеспечивающих реализацию того или иного, минимального или неминимального базиса. На рис.5 приведена структура простейшего функционального преобразователя СБИС семейства ACT2 фирмы Actel.

Рис.5. Структура преобразователя Simple Logic Cell

В зависимости от используемых комбинационных схем, структуры подобных функциональных преобразователей существенно отличаются друг от друга.

Организация внутренней структуры ПЛИС

В соответствии с этим критерием выделяют ПЛИС, имеющие плоскую (одноуровневую) структуру (англоязычное название - Field Programmable Gate Array - FPGA) и многоуровневую (иерархическую) структуру (Complex Programmable Logic Devices - CPLD).

Архитектура FPGA в общем виде показана на рис.6. FPGA имеет архитектуру типа ‘море вентилей’, с матрицей логических ячеек, окруженных периферийными буферами ввода/вывода.

Рис.6. Архитектура FPGA

FPGA содержат простейшие функциональные преобразователи, организованные в виде матрицы или линейки, и единую для всей СБИС матрицу соединений функциональных преобразователей, разделенную узлами коммутации (рис.8). Сегменты металлических межсоединений соединяются с помощью конфигурационных элементов.

Архитектура CPLD в общем виде показана на рис.7. CPLD имеют более гибкий процесс проектирования, чем FPGA-схемы, что обусловлено особенностями их архитектуры и возможностью полной автоматизации таких этапов разработки устройства, как размещение и трассировка.

CPLD состоят из множества ПЛМ-подобных функциональных блоков (ФБ), которые могут быть соединены через матрицу межсоединений. Связь с внешними элементами схемы осуществляется через буферы ввода/вывода (БВВ). Для таких СБИС характерно наличие как глобальной матрицы соединений (ГМС) - матрицы соединений ФБ, так и локальных матриц соединений (ЛМС) - матриц соединения

функциональных преобразователей.

Рис.7. Архитектура CPLD

Структурная организация ПЛИС определяет особенности построения матрицы (или матриц) соединения и её основные характеристики (рис.8).

Наиболее эффективным способом выполнения соединения функциональных преобразователей, обеспечивающим минимальную и хорошо предсказуемую задержку распространения сигнала, является использование выделенного для каждого соединения непрерывного канала.

Рис.8. Способы организации внутренней структуры ПЛИС

Однако, для ПЛИС с плоской структурой (FPGA), в которых необходимо обеспечить возможность соединения между собой до нескольких тысяч простейших функциональных преобразователей, подобный подход неэффективен, так как требует слишком большого числа проходящих через всю СБИС каналов, многие из которых будут соединять только соседние функциональные преобразователи. Поэтому в FPGA используют сегментированные матрицы соединений, состоящие из множества коротких горизонтальных и вертикальных отрезков, связанных узлами коммутации. Недостатками такого подхода являются увеличение задержки распространения сигнала, что обусловлено наличием узлов коммутации, а также непредсказуемостью задержки и её зависимость от выбранной трассы соединения.

В многоуровневых ПЛИС число функциональных преобразователей обычно невелико и расположены они компактно, поэтому локальные матрицы соединений являются непрерывными, т.е. содержат непрерывные каналы, обеспечивающие соединение функциональных преобразователей в рамках логического блока. Глобальная матрица соединений является либо полностью непрерывной, если число логических блоков невелико, либо одномерно непрерывной, т.е. непрерывной по строкам или по столбцам. В целом такую структуру организации называют непрерывной структурой соединений.

Наличие внутренней RAM-памяти

Существует два подхода к реализации в ПЛИС внутренней RAM- памяти:

                      использование встроенных, крупных модулей памяти объёмом 2 Кбит;

                      использование распределённых по кристаллу мелких модулей памяти объёмом порядка 32 бит.

В соответствии с первым подходом в процессе изготовления реализуется несколько (единицы и десятки) крупных модулей памяти, имеющих реконфигурируемую структуру и все необходимые элементы управления, включая синхронные регистры для хранения входных, выходных и управляющих сигналов. Так как при таком подходе модули памяти занимают отдельную, выделенную часть площади кристалла, то, независимо от используемого объёма памяти, число доступных разработчику простейших функциональных преобразователей не уменьшается.

Другой подход предполагает использование простейших функциональных преобразователей для реализации модулей памяти объёмом 16х2 бит либо 32х1 бит. При этом, при построении модулей памяти большого объёма уменьшается число доступных разработчику функциональных преобразователей, снижается их быстродействие, что обусловлено задержками распространения сигналов в сегментированной матрице соединений.

Технология изготовления конфигурационных элементов ПЛИС

Как было показано, ПЛИС состоит из некоторого количества логических модулей одного или нескольких типов. В процессе программирования модули конфигурируются для выполнения определенной функции, а также соединяются между собой для реализации задуманной схемы. Это осуществляется с помощью сегментов межсоединений и программируемых (конфигурационных) элементов. Основными технологиями изготовления конфигурационных элементов являются: EPROM - программируемые элементы допускают ультрафиолетовое стирание; EEPROM - программируемые элементы допускают электрическое стирание; FLASH - программируемые элементы допускают ускоренную электрическую запись (перезапись); SRAM - программируемые элементы реализованы на статических запоминающих ячейках; Antifuse - программируемые элементы реализованы на однократно программируемых, исходно разомкнутых перемычках.

Технология SRAM обеспечивает возможность выполнения неограниченного числа циклов конфигурирования ПЛИС. Указанное свойство полезно на этапе отладки, а также позволяет путём загрузки новой конфигурации изменять алгоритм работы ПЛИС без выключения питания. Однако, поскольку после выключения питания ПЛИС на SRAM ячейках теряет информацию о конфигурации, то после каждого выключения питания необходимо выполнить цикл конфигурирования из внешнего источника хранения конфигурирующих данных (ПЗУ).

Технологии FLASH и EEPROM допускают выполнение до 10 000 и 100 циклов соответственно.

ПЛИС, выполненные по технологии EPROM, в настоящее время являются однократно программируемыми, так как для обеспечения их репрограммируемости вместо дешевого пластмассового корпуса требуется использовать дорогой керамический корпус.

Конфигурационный элемент EPROM

EPROM-транзистор - это модифицированный NМОП-транзистор, в котором пороговое напряжение легко переключается между низким уровнем (ниже нуля (Vss)) и высоким уровнем (больше единицы (Vcc)). Различные пороговые напряжения переводят EPROM-ячейку в состояния включено/выключено.

EPROM-транзистор имеет плавающий поликремниевый затвор, расположенный между затвором доступа (access gate) и подложкой, как показано на рис.9.

Рис.9. EPROM-транзистор

Плавающий затвор электрически изолирован от подложки тонким слоем (примерно 200 А) оксида, а от затвора доступа (ЗД) более толстым слоем диэлектрического интер-полиоксида, который обычно состоит из оксидов и/или нитридов.

EPROM-транзистор программируется высоким уровнем напряжения с горячей инжекцией электронов (рис.10). Когда высокий уровень напряжения (Vpp) прикладывается к ЗД EPROM-ячейки, а незначительно меньшее напряжение (Vd) прикладывается к его стоку, электроны движутся от истока к стоку. С повышением кинетической энергии электронов их путь изменяется электрическим полем, расположенным между ЗД и подложкой. Это электрическое поле создается разностью потенциалов между ЗД (Vpp) и стоком (Vd).

Электроны, достигшие кинетической энергии 3.2 eV, устремляются по направлению к плавающему затвору, проходя через тонкую оксидную пленку, отделяющую затвор от подложки, и попадают на плавающий затвор.

Рис.10. Программирование EPROM-ячейки

Эти электроны создают отрицательный заряд на плавающем затворе, который противодействует электрическому полю, созданному положительным напряжением на ЗД. Результатом является существенное увеличение порогового напряжения, требуемого для перевода EPROM-ячейки из непроводящего в проводящее состояние.

На рис.11 показаны вольт-амперные характеристики (ВАХ) для запрограммированной (высокое пороговое напряжение) и стертой (низкое пороговое напряжение) EPROM-ячейки.

Рис.11. ВАХ EPROM-ячейки

Запрограммированная EPROM-ячейка ведет себя как транзистор в закрытом состоянии. Ток исток-сток в этом случае не течет из-за напряжений затвора доступа, изменяющихся от 0 до Vcc. И наоборот, через стертую ячейку протекает ток исток-сток, когда напряжение на затворе доступа равно примерно 1V, подобно открытому транзистору.

Стирание запрограммированных EPROM-ячеек производится  ультрафиолетовым излучением с длиной волны 2.540 А. Избыточные электроны на плавающем затворе поглощают энергию ультрафиолетового излучения, в результате чего их энергетический уровень становится достаточным для преодоления барьера в 3.2 eV. В результате электроны мигрируют в подложку, где и нейтрализуются.

Конфигурационный EEPROM

EEPROM-транзистор (также, как и  EPROM) - это МОП-транзистор, который включается/выключается в зависимости от величины порогового напряжения. Однако в отличие от EPROM-схем EEPROM-схемы могут программироваться  электрически. EEPROM-ячейка построена на поликремниевой структуре с плавающим затвором (рис.12).

Рис.12. Конструкция EEPROM-ячейки

Пороговое напряжение меняется, когда туннельный механизм создает избыток электронов на плавающем затворе. Туннельный механизм начинает работать, когда плавающий затвор заряжается до высокого напряжения (12...13 V) через емкостное соединение в диффузионной области n+. Как только электроны попали на плавающий затвор, они создают отрицательное электрическое поле, тем самым увеличивая пороговое напряжение транзистора, и препятствуют переключению транзистора при напряжениях ниже определенного уровня. Этот процесс позволяет плавающему затвору выступать в качестве переключателя (включено/выключено) транзистора.

EEPROM-ячейка стирается с помощью того же туннельного механизма, что и EPROM-ячейка. Когда на плавающем затворе электронов нет (затвор имеет положительный заряд), включение/выключение EEPROM-транзистора происходит в зависимости от напряжения на контрольном входе.

На рис.13 показана двухэлектродная структура, в которой один электрод сформирован на поликремнии, а другой - на сильно легированном поликремнии n-типа.

Рис.13. Структура EEPROM-ячейки

Электроды разделены туннельным оксидом с толщиной примерно 80 А. Когда обычное рабочее напряжение (5V или менее) приложено к туннельному оксиду, он действует как диэлектрик и не проводит электрический ток, причем туннельный ток имеет предельно малое значение (менее 10-20 А).