Руководствуясь данными  приведенными в таблице 5, а также  тем, что разрабатываемый блок управления рассчитан на стиральные машины с  подводом только холодной воды, выбираем один из самых дешевых универсальных клапанов. 

     1.3.8 Замок 

           Электрозамки предназначены для дистанционного открывания двери подачей электрического сигнала и используются совместно с домофонами, кодовыми панелями, считывателями карточек различных типов и другими устройствами контроля доступа. Электрозамки делятся на два класса: электромагнитные и электромеханические. Электромагнитный замок удерживает дверь в закрытом состоянии за счет усилия электромагнита. Электромеханический замок имеет механический ригель, удерживающий дверь в закрытом состоянии, а управление этим ригелем осуществляется относительно маломощным соленоидом. Электрозащелки представляют собой ответную часть замка и используются совместно с обычным механическим замком. При подаче управляющего напряжения разблокируется фиксатор электрозащелки и дверь может быть открыта при выдвинутом положении ригеля механического замка. Электромагнитные замки обладают большей надежностью за счет отсутствия относительно быстро изнашиваемых механических частей.

           Для данной работы наилучшим  образом подходит электромагнитный замок малой мощности с питающим напряжением 5 Вольт. Стоимость и характеристики таких замков различных производителей приблизительно одинаковы.

     1.4 Принципиальная электрическая схема 

     

     Рис. 7. Принципиальная электрическая схема 

     КД  – концевой датчик блокировки двери

     ДТ  – датчик температуры

     КЗ  – клапан залива 

 

1.5 Алгоритм работы стиральной машины 
 

                                                                                                                               

 

 

 

 
 

                                                                                                                                                                                     
 
 
 

 
 
 
 
 

 

 
 
 
 
 
 

 
 

 

2. Практическая часть 

2.1 Исследование модуля  КПДП на программном  комплексе “Виртуальная  МикроЭВМ Intel® 8080”

           Модуль контроллера  прямого доступа к памяти “КПДП”.

           В окне модуля отображаются входные и выходные сигналы, а  также внутреннее состояние контроллера  прямого доступа к памяти i8257. Кроме этого отображаются буферы данных 4-х устройств связанных с соответствующими каналами ПДП.

      

Рис. 8. Контроллер ПДП 

           Контроллер ПДП обрабатывает запросы по 4-м каналам, для каждого из которых существуют свои управляющие регистры. Кроме того, общая функциональность контроллера задаётся в <регистре управления>, а результаты обработки запроса можно получить из <регистра состояния>.

            Оба эти регистра  представлены соответствующими  наборами битов. Регистры доступны  для непосредственного воздействия.  Изменение их состояния будет  сказываться на работе контроллера  ПДП в следующем активном временном  интервале.

           <Регистр состояния>  имеет адрес 08H

• <EN0> бит 0,<EN1> бит 1,<EN2> бит 2,<EN3> бит 3 – разрешение работы соответствующего канала. Данные биты должны быть равны ‘1’, для активизации запросов каналов 0,1,2,3;
• <RP> бит 4 – циклический приоритет обслуживания. Изначально наивысшим приоритетом обладает нулевой канал. Если данный бит ‘1’, то после обработки приоритеты каналов поменяются циклически, т.е. наивысший будет у первого канала, а нулевой будет обрабатываться в последнюю очередь. Текущие приоритеты каналов подписываются в полях отображающих буферы внешних устройств;
• <EW> бит 5 – бит расширения цикла записи в ЗУ. Цикл записи занимает два тактовых интервала, если сигнал ‘1’ или один тактовый интервал, если данный сигнал ‘0’;
• <TCS> бит 6 – режим сброса бита разрешения канала после завершения передачи. Т.е. в случае обработки запроса, по какому либо каналу, бит разрешения этого канала будет установлен в неактивное состояние, и следующий запрос на передачу по этому каналу не будет обработан, если не внести соответствующие изменения в <регистр состояния>;
• <AL> бит 7 – режим автозагрузки. После завершения обработки запроса по каналу 2, его регистры адреса, управления и счёта загрузятся из соответствующих регистров канала 3.

 
 

           <Регистр состояния>  имеет адрес 09H

• <TC0> бит 0,<TC1> бит 1,<TC2> бит 2,<TC3> бит 3 – обработка завершена по соответствующему каналу. Чтение регистра состояния сбрасывает эти биты, если они были установлены в ‘1’;
• <UF> бит 4 – бит модификации в режиме автозагрузки канала 2 <AL> равен ‘1’. При чтении своего состояния не меняет.

           Каждый канал представлен  двумя 16 разрядными регистрам. Для загрузки значений в регистры необходимо произвести две команды записи в соответствующий  порт.

           Таблица 6. Загрузка значений в регистры

 

           Биты управления занимают два старших разряда (14 и 15) регистра счётчика.

• <Адрес> – адрес ячейки памяти, начиная с которой будет производиться запись или чтение данных в/из ВУ.
• <Счёт.> биты 0-13 регистра счётчика – декрементирующий счётчик показывающий количество циклов записи/чтения ОЗУ и ВУ.
• <Реж.> биты 14-15 регистра счётчика – режим работы данного канала:
• 0 – проверка ПДП. Происходит полный цикл работы с ПДП, без фактической записи/чтения ВУ и ОЗУ;
• 1 – запись данных в ОЗУ из ВУ;
• 2 – запись данных в ВУ из ОЗУ;
• 3 – резерв.

 

           С каждым каналом  связано два входных сигнала:

• <DACKx> – входной сигнал, разрешающий работу соответствующего канала. Полностью управляется пользователем. Для работы необходимо установить значение ‘1’, в противном случае обработка канала не будет производиться. Если сигнал был сброшен в ходе идущего сеанса обработки – обработка прекратится, процессор перейдёт в обычный режим;
• <DRQx> – запрос на обработку данных от соответствующего устройства. Полностью управляется пользователем. Для начала режима ПДП необходимо установить значение данного вывода в ‘1’. По завершению цикла обработки канала запрос автоматически не сбрасывается. Автоматический сброс происходит лишь при достижении конца буфера соответствующего внешнего устройства.

 

           Контроллер ПДП  имеет широкий набор входных и выходных сигналов для связи с ОЗУ, процессором, ВУ и другими устройствами. Сигналы не доступны для непосредственного изменения, управление происходит за счёт других компонентов. Исключение составляют <READY> и <RESET>

           Входные сигналы  <Вх. ШУ>

• <RD> – чтение регистра КПДП;
• <WR> – запись регистра КПДП;
• <RESET> – аппаратный сброс контроллера. Выполняется при загрузке программного комплекса, вместе со сбросом процессора. Шины и выходные управляющие сигналы переводятся в Z-состояние, все каналы запрещены, контроллер готов к приёму данных. Данный процесс может быть произведён в любой момент работы;
• <CS> – активация контроллера. При программировании контроллера обязан быть ‘1’;
• <READY> – готовность ОЗУ к обмену. При сбросе данного сигнала контроллер ПДП ожидает его установке в специальном такте ожидания готовности. Данное состояние ни как не отмечается;
• <HLDA> – входной сигнал обозначающий режим процессора ПДП, системные шины свободны для обмена.

 

           Выходные сигналы  <Вых. ШУ>

• <RD> – чтение ВУ;
• <WR> – запись ВУ;
• <HRQ> – запрос режима ПДП у процессора. Соединён с выводом HOLD процессора;
• <MEMR> – чтение ОЗУ;
• <MEMW> – запись ОЗУ;
• <AEN> – сигнал захвата системных шин. Соединён с выводом BUSEN системного контроллера;
• <ADSTB> – на шине данных старший байт адреса. Шина данных мультиплексируется данные/адрес. Режим передачи адреса отмечается этим сигналом;
• <TC> – режим ПДП завершён. Анализируется ВУ;
• <MARCK> – отмечает каждый 128 цикл пересылки данных.