• все токи в таблице указаны в миллиамперах. Знак “-” перед значением тока означает, что ток вытекает из внешней платы в слот шины;
• линия с открытым коллекторным выходом может быть подключена к ТТЛ входу;
• по линии с открытым коллекторным выходом ток Ioh (ток утечки) не должен превышать для каждого слота 0.4 миллиампера.[3]

 

     

         1.2.2 Особенности проектирования модулей системной      шины

     При разработке модуля необходимо в первую очередь сформулировать требования, предъявляемые к нему, проанализировать функции, которые компьютер должен выполнять с помощью данного модуля.

     При проектировании необходимо информационную, электрическую и конструктивную совместимость. Конструктивная совместимость  сводится к точному соблюдению всех размеров платы,  разъёмов и крепёжных  элементов. Информационная совместимость предполагает точное выполнение протоколов обмена и правильное использование сигналов магистрали (основные сигналы шины ISA см. выше). Электрическая совместимость подразумевает согласование уровней входных, выходных и питающих напряжений и токов.

     При проектировании узлов УВВ, входящих в интерфейсную часть УВВ, необходимо учитывать временные диаграммы  системной шины ISA (рисунок 1.9). Наиболее важными при проектировании УВВ  являются следующие временные интервалы:

• задержка между выставлением адреса и передним фронтом строба обмена (не менее 91 нс) — определяет время распознавания своего адреса проектируемым УВВ;
• длительность строба обмена (не менее 176 нс);
• задержка между передним фронтом сигнала -IOR и выставлением УС читаемых данных (не более 110 нс) — определяет требования к быстродействию буфера данных УВВ;
• задержка между задним фронтом сигнала -IOW и снятием записываемых данных (не менее 30 нс) — определяет требования к быстродействию принимающих данные узлов УВВ.

     Обобщенная  структурная схема интерфейсной части УВВ, включает в себя все следующие узлы (рисунок 1.13):

• входные буфера (не обязательны);
• двунаправленный буфер данных (в общем случае должен быть разделен на два для каждого байта);
• выходной буфер управляющих сигналов;
• селектор адреса (AS);
• формирователь внутренних стробов (STR);
• формирователь сигнала асинхронного обмена I/O CH RDY (DK).

 

     Для электрического согласования применяется  буферирование системных сигналов с целью обеспечения требуемых входных и выходных токов (уровни напряжения на ISA — ТТЛ). Для буферирования микросхемы магистральных приемников, передатчиков, приемопередатчиков, называемые также буферами или драйверами.

     Приемники магистральных сигналов должны удовлетворять двум основным требованиям: малые входные токи и высокое быстродействие (они должны успевать отрабатывать в течение отведенных им временных интервалов циклов обмена). Требованиям, предъявляемым к приемникам, удовлетворяют следующие серии микросхем: КР1533 (SN74ALS), К555 (SN74LS) и КР1554 (74АС). Величины входных токов логического нуля для них составляют соответственно 0,2 мА, 0,4 мА и 0,2 мА, а величины временных задержек не превышают соответственно 15 нс, 20 нс и 10 нс. Требования, предъявляемые к передатчикам: большой выходной ток и высокое быстродействие. Часто они должны иметь также отключаемый выход (например, для шины данных), то есть иметь выход с открытым коллектором или с тремя состояниями. Это связано с необходимостью перехода УВВ в пассивное состояние в случае отсутствия обращения к нему.Требования к приемопередатчикам включают в себя требования к приемникам и передатчикам, то есть малый входной ток, большой выходной ток, высокое быстродействие и обязательное отключение выходов. Надо отметить, что в простейшем случае (когда разрядов немного) приемопередатчики могут быть построены на микросхемах приемников и передатчиков.

     Требования, предъявляемые к селекторам адреса – высокое быстродействие (селектор адреса должен иметь задержку не более чем на интервал между выставлением адреса и началом сигнала строба обмена), возможность изменения селектируемых адресов (особенно важно для устройств ввода/вывода из-за малого количества свободных адресов) и малые аппаратурные затраты.

     Необходимо учитывать, что основным типом обмена по ISA является синхронный обмен, т.е. обмен в темпе задатчика без учёта быстродействия исполнителя. Однако возможен асинхронный обмен, при котором «медленный» исполнитель приостанавливает работу задатчика на время выполнения им требуемой команды. В этом случае надо устанавливать сигнал I/O CH RDY, снятие которого (установка в состояние логического нуля) говорит о неготовности исполнителя к окончанию цикла обмена.

     Большое число модулей содержит в своём  составе буферные ОЗУ, используемые для промежуточного хранения данных при пересыле из компьютера во внешнее устройство или наоборот. Буферные ОЗУ применяются в двух случаях: 1) при медленных внешних устройствах:

     а) если необхожимо поддерживать постоянный темп выдачи (приёма) данных;

     б) при передачи больших объёмов  данных, чтобы освободить процессор  для других задач.

2) если  внешние устройства быстрые и  компьютер не может обеспечить  требуемой скорость приёма/выдачи  информации.

     При параллельном доступе к буферному  ОЗУ каждой ячейке ОЗУ соответствует свой адрес в адресном пространстве компьютера (т.н. разделяемая память). Любой задатчик процессор, контроллер ПДП и т.д.) может общаться с буферным ОЗУ как с системным, используя для этого все средства, все методы адресации, команды обработки строк. В адресном пространстве памяти ISA выделяется окно, в которое проецируются адреса буферного ОЗУ

     При последовательном доступе все ячейки буферного ОЗУ проецируются  в  один адрес в адресном пространстве компьютера, т.е. процессор при обращении по одному и тому же адресу обращается в разное время с разными ячейками буферного ОЗУ.

     Основу  любого модуля составляет программируемая БИС. Однако существуют другие способы построения адаптеров интерфейсов связи, например, на базе программируемых логических схем (ПЛИС) или на простейших микросхемах. Однако наилучшим решением является использование специализированных, программируемых БИС, в которых размещены все функциональные узлы модуля. 
 
 

 

     

         1.3 Этапы проектирования модуля

     Необходимо разработать программируемый генератор цифровых сигналов с 1 выходом, то есть генератор прямоугольных импульсов. Максимальная частота выходного сигнала – 2МГц. Программируемые параметры - частота и скважность. Таким образом, выходная информация будет представлять последовательности прямоугольных импульсов, характеризуемых различной частотой и скважностью. Обмен информацией ПЭВМ и внешним устройством должен быть управляемым программной частью разрабатываемого модуля.

     Исходя  из общих принципов разработки электронных схем и особенностей проектирования устройств ввода/вывода для шины ISA разделим поставленную задачу на несколько этапов:

• синтез обобщенной схемы аппаратного модуля;
• выбор специализированной БИС;
• синтез структурной схемы модуля;
• выбор адресного пространства портов ввода/вывода и номеров прерываний;
• синтез принципиальной схемы модуля;
• разработка программной части модуля инициализации внешнего устройства;
• разработка программной части модуля управления  внешним устройством;

         1.4 Выводы к главе 1

     В данной главе, помимо системной шины ISA, были рассмотрены некоторые способы построения генераторов цифровых сигналов. Основные различия во всех вариантах, исключая аппаратные, это длительность и частота выходных сигналов. Исходя из поставленной задачи, максимальная выходная частота генератора должна быть 2МГц, но не один из рассмотренных вариантов не отвечает этому требованию. Кроме этого, в разрабатываемом модуле необходимо программное изменение  параметров выходного сигнала. В приведенных схемах на  характеристики сигнала можно повлиять путем изменения сопротивления или емкости, однако, програмную реализацию такого подхода очень сложно осуществить, да и кроме всего прочего в несколько раз возрастут затраты. Исходя из выше сказанного, рассмотренные варианты построения генераторов цифровых сигналов в данном проекте использовать нельзя. Выходом из данной ситуации будет применение в разрабатываемом модуле микроконтроллера, выбор которого будет произведен в следующей главе.

 

     

2 Разработка схемы модуля

      2.1 Общие сведения

     В компьютерах IBM PC предусмотрена возможность подключения дополнительных устройств непосредственно к системной шине. Для этого на основной плате компьютера установлены специальные розетки ("слоты"), в которые могут вставляться дополнительные платы, выполняющие функции, не предусмотренные исходной конфигурацией компьютера. В настоящее время выпускается большой ассортимент дополнительных плат, выполняющих самые разнообразные функции, в том числе и расширяющих возможности связи компьютера с внешними устройствами. При необходимости такие платы можно изготовить самостоятельно. Разработке одного типа таких плат посвящён данный курсовой проект.

     Общая схема IBM-совместимой ЭВМ с точки зрения использования шины ISA (рис. 2.1) с подключённым к ней программируемым генератором цифровых сигналов:

Рис. 2.1 – Общая схема IBM-совместимой ЭВМ с точки зрения использования шины ISA

     Обозначения:

ЦП –  центральный процессор

КПДП  – контроллер прямого доступа  к памяти

КРП –  контроллер регенерации памяти

КПР –  контроллер прерываний

ПБ –  перестановщик байт

ПГЦС  – программируемый генератор  цифровых сигналов

СП –  системная память

УВВ –  устройство ввода/вывода

     Разработываемый модуль конструктивно подключается к шине ISA следующим образом (рис. 2.2):

Рис. 2.2 – Организация объединительной шины [1] 

2.2 Разработка обобщённой схемы модуля

     Модуль (рис. 2.3) содержит следующие составные части :

1. Интерфейсный блок для соединения с ЭВМ (c шиной ISA). Служит для связи модуля с шиной. Используется для передачи управляющих    сигналов и  данных между шиной и модулем. Состоит из селектора адреса и буфера данных между СБИС и шиной ISA.
2. ООД – оконечное оборудование данных. На него подаётся программируемый модулем цифровой сигнал.
3. СБИС.

Рис. 2.3 – Обобщённая схема модуля шины ISA

     Обобщенная  схема генератора цифровых сигналов (рис. 2.4) содержит следующие блоки:

• селектор адреса (СА)
• специализированная СБИС
• двунаправленный буфер данных (БД)

Рис. 2.4 – Обобщённая схема генератора цифровых сигналов

     Селектор  адреса анализирует сигнал -AEN (не ведется ли на шине в это время цикл прямого доступа к памяти) и адрес, выставленный на шине адреса (SA). Если обращение идет к проектируемой плате, то СА формирует строб, разрешающий работу СБИС и двунаправленного буфера между СБИС и шиной ISA. СБИС по сигналу чтения (-IOR) или записи (-IOW) считывает или передает данные на шину данных (SD). Последовательность данных поступает на оконечное оборудование данных (ООД) в виде цифрового сигнала. [1,3]