Файловая технология организации данных в современных ПК

Рис. 5.39. Временные параметры ДЗУПВ (в  последней строке приведены ожидаемые  параметры)

Хотя для организации  кэш-памяти в большей степени  важно уменьшение задержки памяти, чем увеличение полосы пропускания. Однако при увеличении полосы пропускания  памяти возможно увеличение размера  блоков кэш-памяти без заметного  увеличения потерь при промахах.

Основными методами увеличения полосы пропускания памяти являются: увеличение разрядности или "ширины" памяти, использование  расслоения памяти, использование независимых банков памяти, обеспечение режима бесконфликтного обращения к банкам памяти, использование специальных режимов работы динамических микросхем памяти.

- Увеличение разрядности  основной памяти

Кэш-память первого  уровня во многих случаях имеет физическую ширину шин данных соответствующую  количеству разрядов в слове, поскольку  большинство компьютеров выполняют  обращения именно к этой единице  информации. В системах без кэш-памяти второго уровня ширина шин данных основной памяти часто соответствует  ширине шин данных кэш-памяти. Удвоение или учетверение ширины шин кэш-памяти и основной памяти удваивает или учетверяет соответственно полосу пропускания системы памяти.

Реализация более  широких шин вызывает необходимость  мультиплексирования данных между  кэш-памятью и процессором, поскольку  основной единицей обработки данных в процессоре все еще остается слово. Эти мультиплексоры оказываются  на критическом пути поступления  информации в процессор. Кэш-память второго уровня несколько смягчает эту проблему, т.к. в этом случае мультиплексоры могут располагаться между двумя  уровнями кэш-памяти, т.е. вносимая ими  задержка не столь критична. Другая проблема, связанная с увеличением  разрядности памяти, определяется необходимостью определения минимального объема (инкремента) для поэтапного расширения памяти, которое часто выполняется самими пользователями на месте эксплуатации системы. Удвоение или учетверение ширины памяти приводит к удвоению или учетверению этого минимального инкремента. Наконец, имеются проблемы и с организацией коррекции ошибок в системах с широкой памятью.

Примером организации  широкой основной памяти является система  Alpha AXP 21064, в которой кэш второго уровня, шина памяти и сама память имеют разрядность в 256 бит.

- Память с расслоением

Наличие в системе  множества микросхем памяти позволяет  использовать потенциальный параллелизм, заложенный в такой организации. Для этого микросхемы памяти часто  объединяются в банки или модули, содержащие фиксированное число  слов, причем только к одному из этих слов банка возможно обращение в каждый момент времени. Как уже отмечалось, в реальных системах имеющаяся скорость доступа к таким банкам памяти редко оказывается достаточной . Следовательно, чтобы получить большую скорость доступа, нужно осуществлять одновременный доступ ко многим банкам памяти. Одна из общих методик, используемых для этого, называется расслоением памяти. При расслоении банки памяти обычно упорядочиваются так, чтобы N последовательных адресов памяти i, i+1, i+2, ..., i+ N-1 приходились на N различных банков. В i-том банке памяти находятся только слова, адреса которых имеют вид kN + i (где 0 ( k ( M-1, а M число слов в одном банке). Можно достичь в N раз большей скорости доступа к памяти в целом, чем у отдельного ее банка, если обеспечить при каждом доступе обращение к данным в каждом из банков. Имеются разные способы реализации таких расслоенных структур. Большинство из них напоминают конвейеры, обеспечивающие рассылку адресов в различные банки и мультиплексирующие поступающие из банков данные. Таким образом, степень или коэффициент расслоения определяют распределение адресов по банкам памяти. Такие системы оптимизируют обращения по последовательным адресам памяти, что является характерным при подкачке информации в кэш-память при чтении, а также при записи, в случае использования кэш-памятью механизмов обратного копирования. Однако, если требуется доступ к непоследовательно расположенным словам памяти, производительность расслоенной памяти может значительно снижаться.

Обобщением идеи расслоения памяти является возможность  реализации нескольких независимых  обращений, когда несколько контроллеров памяти позволяют банкам памяти (или  группам расслоенных банков памяти) работать независимо.

Если система  памяти разработана для поддержки  множества независимых запросов (как это имеет место при  работе с кэш-памятью, при реализации многопроцессорной и векторной  обработки), эффективность системы  будет в значительной степени  зависеть от частоты поступления  независимых запросов к разным банкам. Обращения по последовательным адресам, или в более общем случае обращения  по адресам, отличающимся на нечетное число, хорошо обрабатываются традиционными  схемами расслоенной памяти. Проблемы возникают, если разница в адресах  последовательных обращений четная. Одно из решений, используемое в больших  компьютерах, заключается в том, чтобы статистически уменьшить  вероятность подобных обращений  путем значительного увеличения количества банков памяти. Например, в  суперкомпьютере NEC SX/3 используются 128 банков памяти.

Подобные проблемы могут быть решены как программными, так и аппаратными средствами.

- Использование специфических  свойств динамических  ЗУПВ

Как упоминалось  раньше, обращение к ДЗУПВ состоит  из двух этапов: обращения к строке и обращения к столбцу. При  этом внутри микросхемы осуществляется буферизация битов строки, прежде чем происходит обращение к столбцу. Размер строки обычно является корнем квадратным от емкости кристалла  памяти: 1024 бита для 1Мбит, 2048 бит для 4 Мбит и т.д. С целью увеличения производительности все современные микросхемы памяти обеспечивают возможность подачи сигналов синхронизации, которые позволяют выполнять последовательные обращения к буферу без дополнительного времени обращения к строке. Имеются три способа подобной оптимизации:

• блочный режим (nibblemode) - ДЗУВП может обеспечить выдачу четырех последовательных ячеек для каждого сигнала RAS.
• страничный режим (pagemode) - Буфер работает как статическое ЗУПВ; при изменении адреса столбца возможен доступ к произвольным битам в буфере до тех пор, пока не поступит новое обращение к строке или не наступит время регенерации.
• режим статического столбца (staticcolumn) - Очень похож на страничный режим за исключением того, что не обязательно переключать строб адреса столбца каждый раз для изменения адреса столбца.

Начиная с микросхем  ДЗУПВ емкостью 1 Мбит, большинство  ДЗУПВ допускают любой из этих режимов, причем выбор режима осуществляется на стадии установки кристалла в  корпус путем выбора соответствующих  соединений. Эти операции изменили определение длительности цикла  памяти для ДЗУВП. На рисунке 5.39 показано традиционное время цикла и максимальная скорость между обращениями в  оптимизированном режиме.

Преимуществом такой оптимизации является то, что  она основана на внутренних схемах ДЗУПВ и незначительно увеличивает  стоимость системы, позволяя практически  учетверить пропускную способность  памяти. Например, nibblemode был разработан для поддержки режимов, аналогичных расслоению памяти. Кристалл за один раз читает значения четырех бит и подает их наружу в течение четырех оптимизированных циклов. Если время пересылки по шине не превосходит время оптимизированного цикла, единственное усложнение для организации памяти с четырехкратным расслоением заключается в несколько усложненной схеме управления синхросигналами. Страничный режим и режим статического столбца также могут использоваться, обеспечивая даже большую степень расслоения при несколько более сложном управлении. Одной из тенденций в разработке ДЗУПВ является наличие в них буферов с тремя состояниями. Это предполагает, что для реализации традиционного расслоения с большим числом кристаллов памяти в системе должны быть предусмотрены буферные микросхемы для каждого банка памяти.

Новые поколения  ДЗУВП разработаны с учетом возможности  дальнейшей оптимизации интерфейса между ДЗУПВ и процессором. В  качестве примера можно привести изделия компании RAMBUS. Эта компания берет стандартную начинку ДЗУПВ  и обеспечивает новый интерфейс, делающий работу отдельной микросхемы более похожей на работу системы памяти, а не на работу отдельного ее компонента. RAMBUS отбросила сигналы RAS/CAS, заменив их шиной, которая допускает выполнение других обращений в интервале между посылкой адреса и приходом данных. (Такого рода шины называются шинами с пакетным переключением (packet-switchedbus) или шинами с расщепленными транзакциями (split-traнсactionbus), которые будут рассмотрены в других главах. Такая шина позволяет работать кристаллу как отдельному банку памяти. Кристалл может вернуть переменное количество данных на один запрос и даже самостоятельно выполняет регенерацию. RAMBUS предлагает байтовый интерфейс и сигнал синхронизации, так что микросхема может тесно синхронизироваться с тактовой частотой процессора. После того, как адресный конвейер наполнен, отдельный кристалл может выдавать по байту каждые 2 нсек.

Большинство систем основной памяти используют методы, подобные страничному режиму ДЗУПВ, для уменьшения различий в производительности процессоров  и микросхем памяти.