Десятично-двоичный сумматор

S –расстояние между  контактными площадками или контактной  площадкой и проводником. 

    t – ширина печатного проводника.

    H – ширина  печатной платы. 

Диаметр металлизированных  монтажных отверстий, выбирается в  зависимости от диаметра вставляемого в него выхода и от толщины ПП. 

В схеме два различных  вида диаметров выводов. У ИМС  и керамических конденсаторов диаметры выводов составляют 0. 5мм. 

У электрического конденсатора диаметр выводов составляет 0. 6мм. Для обеспечения высокого качества пайки и надёжности соединения, различие диаметров выводов и металлизированного отверстия не должно быть больше 0. 4 мм. При разработке конструкции ПП решают задачу размещения элементов  на ПП, трассировки печатных проводников, выбора метода изготовления ПП. 

    2. 4. 1 Расчёт  геометрических размеров. 

Выбираем ПП второго  класса. Расчёт геометрических размеров ПП по оси X: Lx = x1 + x2 + lx + tx (nx . 1) 

    Размер  ПП по оси Y:

    Ly = y1 + y2 + ly + ty (ny . 1)

    Шаг размещения ИМС по оси X:

    tx = Lx + rx R

    Шаг размещения  ИМС по оси Y:

    ty = Ly + ry R

    где: x1 и  x2 – краевые технологические  поля.

    y1 и y2 –  краевые защитные поля.

    Lx и Ly – длинна и ширина ИМС.

    nx и ny – число ИМС в ряду по осям “X” и “Y”.

    rx и ry – количество шагов по осям “X” и “Y”. 

Формула для расчёта  прокладки в узком месте требуемого количества проводников. 

Ширина печатного  проводника выбирается из следуемых  показателей: 0. 45 в свободных местах платыдержание: стр.

Введение 3

Общая часть 4

1.Описание и классификация  существующих сумматоров 4

1.2.Комбинационные  сумматоры 5

1.2.1 Полусумматоры  5

1.2.2. Полный сумматор 6

1.2.3. Многоразрядный  последовательный сумматор 7

1.2.4. Многоразрядный  параллельный сумматор с

последовательным  переносом 9

1.2.5. Многоразрядный  параллельный сумматор с параллельным

переносом 10

1.2.6. Сумматор с  групповым переносом 14

1.2.7. Сумматоры для  двоично-десятичных чисел 15

1.3.Накапливающий  сумматор 15

1.4.Интегральные микросхемы  сумматоров 18

2. Аналитичексая часть ................................................ .... 20

2.1.Разработка электрической  принципиальной схемы и 

выбор элементной базы 20

2.2. Определение временных  параметров устройства 21

2.3. Расчет потребляемой  мощности 27

2.4. Сравнительная  характеристика серий ТТЛ 28

3.Конструкторская  часть 30

3.1. Разработка и  описание конструкции накапливающего

сумматора 30

3.2. Расчет надежности  конструкции 31

4. Экспериментальная  часть 35

Заключение 36

Список литературы: 37 

 ВВЕДЕНИЕ

Как известно, все  многообразие математических операций (вычитание, умножение, деление, вычисление тригонометрических функций, извлечение корня и т. д.) можно свести к  единственной операции сложения прямых, обратных или сдвинутых на определенное число разрядов кодов чисел. Поэтому  одним из основных узлов арифметических устройств ЭВМ является сумматор. Сумматоры многоразрядных чисел, которыми оперирует машина, составляются из одноразрядных сумматоров.

 ОБЩАЯ ЧАСТЬ

1.1.ОПИСАНИЕ И КЛАССИФИКАЦИЯ  СУЩЕСТВУЮЩИХ СУММАТОРОВ

При сложении двух чисел, представленных в виде двоичных кодов A (a0, a1, ... an) и B (b0, b1, ... bn) образуется сумма S (s0, s1, ... sn). Значение i-x разрядов образуется в соответствии с правилом:

{Si=ai+bi+pi-1 ; pi=0 - при (ai+bi+pi-1){Si=ai+bi+pi-1 ; pi=1 - при (ai+bi+pi-1)>=K,

 где Si - сумма в i-м разряде, pi-1 - перенос из соседнего младшего разряда, К - основание системы счисления.

Сумматоры классифицируют:

По принятой системе  счисления и кодирования

По способу организации  суммирования

По способу обработки  многоразрядных чисел

По принятой системе  счисления и кодирования сумматоры  различают на двоичные; двоично-десятичные; десятичные и др.

По способу организации  суммирования сумматоры могут быть комбинационные и накапливающие.

Для сложения многоразрядных чисел сумматор представляет собой  набор одноразрядных сумматоров, имеющих входы для слагаемых  и переноса из младшего разряда и  выходы суммы и переноса в старший  разряд.

По способу обработки  многоразрядных чисел различают  сумматоры последовательные, параллельные и параллельно-последовательные, то есть независимо от того сумматор комбинационного  или накопительного типа, он может  быть последовательным, параллельным или параллельно-последовательным.

В рамках этой работы будем подразделять сумматоры прежде всего на комбинационные и накапливающие.

1.2. КОМБИНАЦИОННЫЕ  СУММАТОРЫ

1.2.1. ПОЛУСУММАТОРЫ

Простейшей задачей  сложения двух двоичных чисел является сложение двух одноразрядных двоичных чисел A и B.

Представляя A и B логическими  переменными a0 и b0, можно получить таблицу  истинности полусумматора:

Таблица 1. a0 в0 S0 c1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

Если а0 и b0 равны, единице, происходит перенос в следующий старший разряд. Следовательно, такой сумматор должен иметь два выхода: один для формирования части суммы, относящейся к данному разряду, S0 и еще один - для переноса в следующий старший разряд - с1.

Составляя нормальную дизъюнктивную форму, получаем следующие  функции: 
 

Следовательно, перенос  происходит по функции И, а сумма - по функции неравнозначности - ИСКЛЮЧАЮЩЕЕ ИЛИ. Схема, реализующая обе указанные функции, называется полусумматором: 

a0 S0 a0 s0

b0

c1

b0 c1

Рис. 1. Схема полусумматора.

1.2.2. ПОЛНЫЙ СУММАТОР

Для сложения многоразрядных чисел в двоичном коде полусумматор можно использовать только для одного младшего разряда. Во всех остальных  разрядах складываются не два, а три  числа, так как может произойти  перенос из предыдущего младшего разряда. Таким образом, в общем  случае для каждого разряда необходима логическая схема с тремя входами  ai, b i, ci и двумя выходами si и ci+1. Такая схема называется полным сумматором. Её можно реализовать с помощью двух полусумматоров: 

 ci Si

ai

 Сi+1

bi

Рис. 2. Схема полного сумматора.

В табл. 2 связаны  все возможные варианты значений i-го разряда, возникающие при сложении двух двоичных чисел A и B и результат  сложения (функции Si и сi+1).

Таблица 2.

Состояние входов и  выходов полного сумматора

 ai bi ci Si ci+1 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1

По таблице истинности для полного сумматора получаем следующие булевы функции:

(1.1)

(1.2)

1.2.3. МНОГОРАЗРЯДНЫЙ  ПОСЛЕДОВАТЕЛЬНЫЙ 

СУММАТОР

Используя полный сумматор, можно построить суммирующее  устройство для сложения многоразрядных двоичных чисел A и B. Различают многоразрядные последовательные и параллельные сумматоры.

Последовательный  многоразрядный сумматор состоит из одноразрядного полного сумматора, на входы ai и bi которого из сдвигающих регистров, хранящих числа A и B, подаются по тактам разряд за разрядом коды этих чисел, начиная с младшего разряда (рис.3) Рис. 3. Последовательный многоразрядный сумматор.

Если время элемента задержки равно одному такту, то сигнал переноса от предыдущего разряда, сформированный в предыдущем такте, поступит на нижний вход сумматора только в следующем  такте, когда на входы a и b будут поданы значения следующего разряда чисел A и B. В результате на выходе S разряд за разрядом в виде последовательного кода будет формироваться двоичное число, равное сумме A и B, которая воспринимается сдвиговым регистром суммы.

Достоинством последовательного  сумматора является простота схемы, требующая минимального количества оборудования, недостатком - низкое быстродействие, так как для сложения кодов n-разрядных  чисел требуется (учитывая возможность  переполнения) (n+1) тактов работы устройства.

1.2.4. МНОГОРАЗРЯДНЫЙ  ПАРАЛЛЕЛЬНЫЙ СУММАТОР С ПОСЛЕДОВАТЕЛЬНЫМ  ПЕРЕНОСОМ

Параллельный многоразрядный сумматор имеет значительно меньшее  время выполнения операции.

В этом устройстве операция сложения производится одновременно за один такт во всех n разрядах чисел A и B, поступающих в параллельном коде.

Однако время выполнения операции сложения в параллельном сумматоре, изображенном на рис. 4, намного больше времени сложения в одноразрядном  сумматоре.

 b3 a3 b2 a2 b1 a1 b0 a0

c3 c2 c1

c4 

S3 S2 S1 S0

Рис. 4. Четырехразрядный сумматор с последовательным переносом.

В этом сумматоре  сигнал переноса распространяется последовательно  от разряда к разряду по мере образования  числа суммы в каждом отдельном  разряде. Действительно, сигнал переноса с4 может принять истинное значение, когда перед этим будет установлено правильное значение переноса с3. Перенос с3 образуется после наличия переноса с2 и т.д. Такой порядок образования переноса называется последовательным. В данном сумматоре из четырех разрядов время распространения переноса Tпер=4tзд, где Tпер - время распространения переноса в четырехразрядном сумматоре.

Tпер=tздn

Поэтому в таком  сумматоре при увеличении разрядности  слагаемых чисел увеличивается  время суммирования, а быстродействие уменьшается (см. рис. 1.5 а). При определенной разрядности чисел A и B время Tпер может оказаться недопустимо большим.

1.2.5. МНГОРАЗРЯДНЫЙ  ПАРАЛЛЕЛЬНЫЙ СУММАТОР С ПАРАЛЛЕЛЬНЫМ  ПЕРЕНОСОМ

Исключить зависимость  длительности распространения переноса от разрядности слагаемых n можно в сумматоре с параллельным переносом.

По выражению (1.2) можно сформулировать следующее  правило:

а) на выходе i-го разряда  будет перенос, если ai и bi равны единице, независимо от значения переноса сi на входе разряда. Это первая составляющая выражения (1.2).

б) на выходе i-го разряда  будет перенос, если ai или bi равны единице и на входе разряда есть перенос сi. Это вторая составляющая выражения (1.2). Первую составляющую выражения (1.2) назовем: образование переноса

gi = aibi,

 вторую - распространение  переноса

pi = ai + bi.

 Выражение (1.2) преобразуется в выражение

сi+1 = gi + pici (1.3)

Пользуясь выражением (1.3), можно вывести следующие формулы  для вычисления сигнала переноса:

с1 = g0 + p0c0

с2 = g1 + p1c1 = g1 + p1g0 + p1p0c0

с3 = g2 + p2c2 = g2 + p2g1 + p2p1g0 + p2p1p0c0 (1.4)

c4 = g3 + p3c3 = g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0

Хотя полученные выражения достаточно сложные, время  формирования сигнала переноса в  любой разряд с помощью дополнительных преобразований определяется только временем задержки распространения сигнала  на трех элементах И-НЕ. (см. рис. 5б). 

Рис.5. Параллельный сумматор с последовательным (а) и  параллельным (б) переносом; (в) - схема  блока переноса. 

Рис. 6. Четырехразрядный сумматор с параллельным переносом.

На рис. 6. приведена  блок-схема четырехразрядного сумматора  со схемой параллельного (ускоренного) переноса. В схеме ускоренного  переноса реализовано выражение (1.4). Полная схема сумматора выпускается  в интегральном исполнении.

Сложение чисел, содержащих более четырех разрядов, можно  реализовать путем последовательного  подключения нескольких четырехразрядных сумматоров. При этом перенос с4 подключался бы к входу переноса с0 следующего, более старшего сумматора. Однако такое построение схемы не совсем логично: тогда как перенос внутри каждой группы осуществляется параллельно, перенос от одной группы к другой производится последовательно.